電子(zǐ)元器件電路布局的可靠性(xìng)設計--跳線

    9. 6.1 電子線路的可(kě)靠性(xìng)設計原則
    采用各種(zhǒng)電子元器件進行系統或整機(jī)線路設計時，設計師不僅必須考(kǎo)慮如何實現(xiàn)規定的功能，而且應該考(kǎo)慮采用何種設計方案才能充分發揮元器件固有(yǒu)可靠性的潛力，提高系統(tǒng)或整機的可靠性水平。這就是通常所說的可靠性設計。
    電子線路(lù)的可靠性設計(jì)是一個内容相當廣泛而具體的問題，采用不(bú)同類型(xíng)的器件或者要實現不同的電路功能，都會(huì)有不同的可靠性設計考慮。這裏首先給出電子線(xiàn)路可靠性設計的一(yī)些基(jī)本(běn)原則，在8.6.2節再給出幾種具體電路的設(shè)計規則。
    1. 簡(jiǎn)化設計
由于可靠性是電(diàn)路(lù)複雜性的函數，降低電路的複雜(zá)性可以相應的提高電路的可靠性，所以(yǐ)，在實(shí)現規定功能的(de)前提下，應(yīng)盡量使電路結構簡單，最大限度的(de)減少所用元器件的類型和品種，提(tí)高元器件的複用率。這是提高電路可靠性的一種簡單而實用的方法。
簡化(huà)設計的(de)具體方案可以根據實際情況來定，一般使(shǐ)用的方法(fǎ)有：
    (1)多(duō)個通道共用一個電路或器件。
    (2)在保證實(shí)現規定功能指标的前提下，多采(cǎi)用集成電路，少(shǎo)采用分立器件，多(duō)采(cǎi)用規模較大的集成電路，少采用規模(mó)較小的集(jí)成電路。集成度的提高可以(yǐ)減(jiǎn)少元器件之間的連線、接(jiē)點以及封裝的數目，而這(zhè)些連接點的可靠性常常是造成電路失效的主要原因。
    (3)在邏輯電路的設計中，簡化設計的重點應該放在減少邏輯器件的數目，其次才是減少門或輸入端的數目。因爲一般而言，與減少電路的複雜度相比較，提高電路的集成度對于提高(gāo)系統可靠性的效果更爲明顯。
    (4)多采用标準化、系列化的元器件(jiàn)，少采(cǎi)用(yòng)特殊的或未經定型和(hé)考驗的元器件。
    (5)能用軟件完成的功能，不要用硬件實現。
    (6)能用數字電路實現的功能(néng)，不要用模拟電路完成，因爲數字電(diàn)路(lù)的可靠性和标準化程度相對較高。但是(shì)，有時模拟(nǐ)電路的功能用數字電路實現會導緻器件數目的明(míng)顯增加，這時就要(yào)根據具體情況統籌考慮，力求選用最(zuì)佳方案。
    在簡化設計時應注意三點：：一是減(jiǎn)少元器件不會導緻其它(tā)元器件承受應力的增加，或者(zhě)對其(qí)它元(yuán)器件的性能要求更加苛刻；二是在(zài)用一種元器件完成多種功能(néng)時，要确認該種器件在性能指(zhǐ)标和(hé)可靠性方面是否能夠同(tóng)時滿足幾個方面的要求；三是(shì)爲滿(mǎn)足(zú)系統安(ān)全性、穩定性、可測性、可維(wéi)修性或降額和冗餘設計等的要求所增加的(de)電路或元器件不能省略。
    2. 低功耗設(shè)計(jì)
    電子系統向着小型化和高(gāo)密度化發展，使得其(qí)内部熱功率密度增加，可靠性随之降低。降低電路的功(gōng)耗，是減少系統内部溫升的主要途徑。這可以從兩方面着手，一是盡量采用低功(gōng)耗器件，如在滿足工作速度的情況下，盡量(liàng)采用CMOS電路。而(ér)不用TTL電路；二是在完成規定功(gōng)能的前提(tí)下，盡量簡化邏輯電(diàn)路，并更多的讓軟件來完成硬件的功能，以減少整機硬件的數量。
    3. 保護電路設計
    電子系統(tǒng)在工作中可能會(huì)受到各種不适當應力或外界幹擾(rǎo)信号的影響，造成(chéng)電路工作不正常，嚴重時會導(dǎo)緻内部器件的(de)損壞。爲此，在電(diàn)路設(shè)計中，有必要根據具體情況設計必要的保護電路。如在電路的信号輸(shū)入端設計靜(jìng)電(diàn)保護電路，在電源輸入端設計浪湧幹擾抑制電路(lù)，在高頻高速電路中加入(rù)噪聲(shēng)抑制或吸(xī)收網絡。具體保護(hù)電(diàn)路的形式可參(cān)閱本書有關章節(jiē)。
    4. 靈敏度分析(xī)
    組成電子系統(tǒng)的各(gè)個電路對于系(xì)統可(kě)靠性的貢獻并不相同，而組成電路(lù)的各個元器件對于(yú)該電路可靠性的貢(gòng)獻也(yě)不會一(yī)樣。常常會有這樣(yàng)的情況，某個元器件的參數(shù)退化嚴(yán)重，但對電路性(xìng)能的影響甚微；而另一個元器件稍有變化，就對電路性能産生顯著影響。這(zhè)是因爲一個元器件對于(yú)電路可靠性的影響(xiǎng)（或一個子電路對于系統可靠性的影響）不僅取決于該元器(qì)件（或子電路）自(zì)身的質量，而且取(qǔ)決于該元器(qì)件（或子電路）造成電路（或系統）性能(néng)變化的靈敏度。因此，在電路設計中，應進(jìn)行靈敏度分析，确定對電(diàn)路性(xìng)能影響顯著的關鍵元(yuán)器件或子電路。對其進行重點設計。靈敏度分析(xī)可借助于現有的電(diàn)路模拟器或邏輯模拟(nǐ)器完成。這是提高電路可靠性的一個經濟有(yǒu)效的(de)方法。
    5. 基(jī)于元器件(jiàn)的穩定參(cān)數和典型特性進行設計
    電路設計(jì)通常必須依據(jù)所選用器件(jiàn)的參數指标來進行。爲了保證電路的可靠性，隻要可能，電路性能應該基于器件的最穩定的(de)參數來設計，同時應留出一些允許變化的餘(yú)量。對(duì)于那些由于工藝離散性以及随時間、溫度和其它(tā)環境應力而變化的不太穩定的性能參數，設計時(shí)應給予更爲寬容的限制。對于那些(xiē)不确定的(de)無法控制的性能參數，設計時不宜采納，否則無法保證電路的可靠性和制造的可重複性。如果産品手冊中 記載有所需的特性曲線圖、外部電路參數或典型應用電路時，應盡可能(néng)使用該特性曲線或電路方案(àn)進行設計。
    6. 均衡(héng)設計
    在設(shè)計一(yī)個電子系統時，總是要(yào)先将其(qí)分割爲若幹個電路塊，以便完成不(bú)同的功能。在(zài)系統分割時，應注意電(diàn)路功能和結構的均衡性，這樣對提高系統可靠性有利。這(zhè)主要體現在兩個方面：一是每塊(kuài)電路的功能應相對完整，盡量減少各個電路之間(jiān)的聯接，以削弱(ruò)互連對電(diàn)路可(kě)靠性的影響；二是(shì)各個電流所含元器件的數(shù)量不要過于集(jí)中帶來的不可(kě)靠因素，同時也方便了裝配工藝設計。
    7. 三(sān)次設計
    三次設計包括系統(tǒng)設計、參數設計和容差設計。系統設計(jì)是指一般意義上的設計；參數設計是利(lì)用正交設計法結合計算機輔助設計，找到穩定性(xìng)好的合(hé)理參數(shù)組，是三次設計的核心；容差設計則是(shì)在系統的最佳參數組合确定之(zhī)後，合理規劃組成(chéng)系統的各個元器(qì)件的容差(chà)，使産品(pǐn)物美價廉。采(cǎi)用三(sān)次設計方法獲(huò)得的産品具有高的信噪比，對于元器件(jiàn)的公差與老化、工作和(hé)環境條件的波動變化(huà)等具有很強的忍受能(néng)力，保證長時間正常工(gōng)作。因此，在(zài)所采用的元器件質(zhì)量等級相同的條件下，通過三次設計的電路(lù)的可靠(kào)性明顯高于未作三次設計的電路。
    8. 冗餘設計和降額設計
冗餘設計也稱餘度設計，它是在系統或(huò)設備中(zhōng)的關鍵電路部(bù)位，設計一種以上的功能通道，當一個功能通道發生故障時，可用另(lìng)一個通道代替，從而(ér)可(kě)使局部故障不影響整個系統或設備的正常工作。采(cǎi)用冗餘設計(jì)，使得(dé)用相對低可靠的(de)元器件構成可靠的系統或設(shè)備成爲可能。但是，采用冗餘設計會使電路的複雜性以及系統的體積、重量、功(gōng)耗和成本增加(jiā)，一般隻用于那些安全性要求非常高(gāo)而且難以維修(xiū)的系統。
9. 可靠性(xìng)預計
    爲了驗證(zhèng)可靠(kào)性設計的效果，根據系統可靠性的(de)要求，電路設計完成後，可對關鍵電路的失效率進行預計，預計所依據的模型和方法見國軍标GJB299《電子設備(bèi)可靠性預計手冊》。
9.6.2 常用集成電路的應用設計規(guī)則
    在電路(lù)設計時，除了以上所述的通用(yòng)設計原則之外，還要根據所用器件的具體情況，采用(yòng)不同的設計規則。下面給出用幾種常用(yòng)集成電路進行電路設計時應該遵循的(de)一些規則。這些規則所依(yī)據的設計原理(lǐ)大多已經在本書的有關章節(jiē)裏予以闡述，這裏不(bú)再贅(zhuì)述。
    1. TTL電路(lù)應用設計規則
    (1) 電源(yuán)
    •穩(wěn)定性(xìng)應保持在±5％之内；
    •紋波系數應小于5％；
    •電源初級應有射頻旁路。
    (2)去耦
    •每使用8塊TTL電路就應當用一個0.01~0.1μF的射頻電容器對電源電壓進(jìn)行去耦。去耦電容(róng)的位置應(yīng)僅可能地靠近集成電路，二者之間的距離應(yīng)在15cm之内。每塊印(yìn)制電路闆也應用一隻容量更大些的低電感電容器對電源(yuán)進行去耦。電容器類型的(de)選擇方法參見8.1.1節。
    (3)輸(shū)入信号
    •輸入信(xìn)号的脈沖寬度應長(zhǎng)于傳播延遲時間，以(yǐ)免出現反射噪聲；
    •要求邏輯“0”輸出的器件，其不使用的輸入端(duān)應将其接地或與同一門(mén)電路的在用輸(shū)入端相連；
    •要求邏輯“1”輸出的器件，其不使(shǐ)用的輸入端應(yīng)連接到一個大(dà)于2.7V的電壓上。爲了不增加傳輸延遲時間和噪聲敏(mǐn)感度(dù)，所接電壓不要(yào)超過該電路的電壓最(zuì)大額定值5.5V；
    •不使(shǐ)用的器件，其(qí)所有的輸入端都應按照使功耗最(zuì)低(dī)的方法連接，具體的處理方法可(kě)參閱8.1.6節；
    •在使用低功耗肖特基TTL電路時，應(yīng)保證其輸入端不(bú)出現負電壓，以免電流(liú)流入輸入箝位二極管；
    •時鍾脈沖的(de)上升時間和下降時間應盡可能的短，以便提高電路的抗幹擾能力；
    •通常時(shí)鍾脈沖處于高态時，觸發(fā)器的數據不應改變。若(ruò)一例外，應查閱有關的(de)數據規範；
    •擴展器應盡可能地靠近被擴展的門，擴展器的節(jiē)點上不能有容性負載；
    •在長信号線(xiàn)的接(jiē)收端(duān)應接一(yī)個500Ω～1kΩ的上(shàng)拉電阻，以(yǐ)便增(zēng)加噪聲容限和(hé)縮短上升時間。
    (4)輸出信号
    •集電(diàn)極開路器件的輸出負載(zǎi)應連接到小于等于最大額定值的電壓上，所有其它器件的輸出(chū)負載(zǎi)應連(lián)接到VCC上；
    •長信号線應該由專門爲其(qí)設計的電路驅(qū)動，如線驅動器、緩沖器等(děng)；
    •從線驅動器到接收電路的信号回路線應是連續(xù)的，應采用特性阻抗約爲100Ω的同軸線或雙扭線；
    •在長信号線(xiàn)的驅動端應加一(yī)隻小于51Ω的串聯(lián)電阻，以便消除可能出現的負過沖。
    (5)并聯應用
    •除三态輸出門外，有源(yuán)上拉門不得并聯連接(jiē)。隻有一種情況(kuàng)例外，即并聯門的所(suǒ)有輸入端和輸出(chū)端均并聯在一起(qǐ)，而且這些門電路封裝在同一外殼(ké)内；
    •某些TTL電路具有集電極開路輸出(chū)端，允許将幾個電(diàn)路的開集電(diàn)極輸出端連接在一起，以(yǐ)實現“線與”功能。但應在該(gāi)輸出端加一個上拉電阻，以便提供(gòng)足夠的驅動信号和提高(gāo)抗幹擾能力，上(shàng)拉電阻的阻值應根(gēn)據該電路的扇出能力來确定(dìng)。
    2. CMOS電路(lù)應用設計規則
    (1)電源
    •穩定(dìng)性應保持在±5％之内；
    •紋波系(xì)數應小于5％；
    •電源初級應有射頻旁(páng)路；
    •如果CMOS電路自身和其輸入信号源使(shǐ)用不(bú)同的電源，則開機時應首先接通CMOS電源，然後接通信号源，關機時應該首先關閉信号源，然(rán)後關閉CMOS電源。 
    (2)去耦
    •每使用10～15塊CMOS電路(lù)就應當用一個0.01~0.1μF的射頻電容器對電(diàn)源電壓進行去耦。去耦電容的位置應僅可能地靠近集成電路，二者之間的距離應在15之内(nèi)。每塊印制電路闆也應(yīng)用一隻容(róng)量更大些的低電(diàn)感電容器對電源進行去耦。
    (3)輸入信号
    •輸入信号電(diàn)壓的幅度應限制在CMOS電路電源電壓範圍之内，以免引(yǐn)發闩(shuān)鎖；
    •多餘的輸入端在任何情況下都不得懸空，應适當的連接到CMOS電路(lù)的電壓正端或負端上；
    •當(dāng)CMOS電路由TTL電(diàn)路驅(qū)動時，應該(gāi)在(zài)CMOS電路的輸入端與VCC之間連一個上拉電阻(zǔ)；
    •在非穩态和(hé)單穩态多諧振蕩器等應用中(zhōng)，允許CMOS電路有(yǒu)一定的輸入電流（通過保護二極(jí)管），但應在其輸入加接(jiē)一隻串聯電阻，将輸入電流限制在微安級(jí)的(de)水平上。
    (4) 輸出信号
    •輸出電壓的幅度應限制(zhì)在CMOS電路電源電壓範(fàn)圍之(zhī)内，以免引(yǐn)發闩鎖(suǒ)；
    •長信号線應該由專門爲其設計的電路驅動，如線驅動器、緩沖器等；
    •應避免在(zài)CMOS電流的輸(shū)出端接大于500pF的電容負載；
    •CMOS電路的扇出應根(gēn)據其輸出容性負載量來确定，通常可按下式計算：     
                                      ( 9.6 )
式中，FO爲扇出(chū)，CL爲CMOS電路的額定容性負載電容，0.8是容(róng)性負載的(de)降額(é)系(xì)數，CI爲CMOS電路的額定輸入電容。
    (5)并聯應用
    •除三态輸出門(mén)外，有源上拉(lā)門不得(dé)并聯連接(jiē)。隻有一種情況例外，即并聯門(mén)的所有(yǒu)輸(shū)入端均并聯在一起，而且(qiě)這些門電路封裝在同一外殼内。
    3.線性放大器應用設計規則
    (1) 電(diàn)源(yuán)
    •穩定性應(yīng)保持(chí)在±1%之内；
    •紋波系數應小于1％；
    •電源初級應有射頻旁路；
    (2) 去耦
    •每使用10塊線性集成電路就應(yīng)當(dāng)用一個0.01~0.1μF的射頻電容器對(duì)電源電壓進行去耦。去耦電(diàn)容的位置應僅(jǐn)可能地靠近集成電(diàn)路，二者之間的距離(lí)應在15cm之内。每(měi)塊(kuài)印制(zhì)電路闆也應用一隻容量更大些的低電感電容(róng)器對電源進行去耦。
    (3) 輸入信号
    •差模輸入電(diàn)壓和共模輸入電壓均不應超過它們的(de)最大額定值的60％；
    •所有(yǒu)不使(shǐ)用的輸入端均(jun1)應按照使功耗最低的方(fāng)式進行連接；
    •如果器件具有兩個以上的外部(bù)調整點，必須多次調整，僅一次是不(bú)行的。
    (4) 輸出信号
    •長信号線應該由專(zhuān)門爲其設計的電路(lù)驅動，如(rú)線驅動器、緩沖器等；
    •從線驅動器到接(jiē)收電(diàn)路的(de)信号回路線應采用(yòng)連續同軸線或(huò)雙扭線，其特性阻抗應與連接(jiē)端口的阻抗相匹配。
    4. 線性電壓調整(zhěng)器應用設計規則
    (1)輸入電(diàn)壓
    •輸入電壓不應超(chāo)過其最大額定值的80％；
    •差分(fèn)輸入電壓應該比推薦的(de)最小電壓大20％，以保持适當的輸出電壓。
    (2)輸出(chū)負(fù)載
    •最大輸出負載(zǎi)不得超過其最大(dà)額定值(zhí)的80％；
    •如果器件内部沒有包含(hán)短路保護電路(lù)，則應設計外部短路(lù)保護電路。
    (3)散熱
    •電壓調整器應該安(ān)裝散熱器，其散熱面積應能夠散掉器件(jiàn)承受最大功率時所産生的熱量。
9.6.3 印制電路闆布線設計
    目前電子元器件用(yòng)于各類電子設備和系統時，仍然以印制電路闆爲主要裝配方式。實踐證明，即(jí)使電原理圖(tú)設計正确，印(yìn)制電路闆布線設計不當，也會對器件(jiàn)的可靠性産生不利的影響。例如，将印制電路闆用于裝配高(gāo)速數字集成電路時，電路上出現的瞬變電流通過(guò)印制(zhì)導線時，會産生(shēng)沖擊電流。如果印制導線的阻抗比較大，特别是電感較大時，這種沖擊電流的幅(fú)值會很大，有可能對器件造成損害。如果印制闆兩條細平行線靠得很近，則會形成信号波形的延遲，在傳輸線的(de)終端形成反射噪(zào)聲。因此，在設計印制(zhì)闆布線的時候，應注意采用正(zhèng)确(què)的方法。
    1. 電磁兼容性設計
    電磁兼容(róng)性（EMC）是指(zhǐ)電子系統及其(qí)元部件在各(gè)種電磁環境中仍(réng)能夠協調、有效地進行工作的能力。EMC設計的目(mù)的是既能抑制各種外(wài)來的幹擾，使電路和設備在規定的電磁環境中能正常工作，同時又能減少其本身對其它設備的電磁幹擾。
    由于瞬變電流在印制線條上所産(chǎn)生的沖擊幹擾主要是由印制(zhì)導線(xiàn)的電感成分造成的，因此，應盡量減少印制導線的電感量。印制導線的(de)電感量與其長(zhǎng)度成正比，并随其寬度的增加而下降，故短而粗的(de)導線對于抑制幹擾是有(yǒu)利的。
    時鍾引線、行驅動器或總線驅動器的信号線常常載有大的瞬(shùn)變電(diàn)流(liú)，其印制導線要盡可能地短；而對于電源線和地線這樣的難以縮短長度的布線，則應在印制闆(pǎn)面積和線條密度允許的(de)條件下盡可能加大布線的寬(kuān)度。對于一般電路(lù)，印制(zhì)導線寬度選在1.5mm左右，即可完全滿足要求；對于集成電(diàn)路，可選爲0.2mm~1.0mm。
    采(cǎi)用平行走線可以(yǐ)減(jiǎn)少導線電感，但(dàn)導線之間的互感(gǎn)和分布電容增加，如果布局允許(xǔ)。最好采用井字形網狀地線結構，具體(tǐ)做法是印(yìn)制闆的一面橫向(xiàng)布(bù)線，另一面(miàn)縱向布線，然後在交叉孔處用(yòng)鉚釘或金屬化孔(kǒng)相連。
    爲了印制印(yìn)制導線之間的串擾，在設計布線時(shí)應(yīng)盡量避(bì)免長距(jù)離的平行走線，盡可能拉開線與線之間的距離，信号(hào)線與地線及電源線(xiàn)盡可能不交叉。在使用一般電路(lù)時(shí)，印制導線間隔和長度設計可以參考表9.7所列(liè)規則。在一些對幹擾十分敏感的信号線之(zhī)間可以設置一根接地的印制線，也可有效地抑制串擾。

爲了抑制出現在印制線條終端的反射幹擾，除了特殊需(xū)要之外(wài)，應盡可(kě)能(néng)縮短印(yìn)制線的長度和采用(yòng)慢速電路。必要(yào)時可加終端匹(pǐ)配，即在傳輸線的末端對地和電源端各加接一個相同阻值的匹配電阻。根據經驗，對一般速度較快的TTL電(diàn)路，其印制線條長于(yú)10cm以(yǐ)上時就應(yīng)加終端匹配(pèi)措施。匹配電阻的阻值應根據集成電路的輸(shū)出驅動電流及吸收電(diàn)流的最大值(zhí)來決(jué)定。當使用74F系列(liè)的TTL電路時，匹配(pèi)電阻(zǔ)可采(cǎi)用330Ω，其等效的終端阻抗爲165Ω。
    爲了避免高頻信(xìn)号通過(guò)印制導線(xiàn)産生的電磁輻射，在印制電路闆布線時，還應注意以下要點：
    (1) 盡量減少印制導線的不(bú)連續性，例如導線寬度不要突變，導線(xiàn)的拐角大于90O，禁止環狀走(zǒu)線等。這樣也(yě)有利于提高印(yìn)制導線耐焊接熱的能(néng)力。
    (2)時鍾信号引線最容易産生電磁輻(fú)射幹擾，走(zǒu)線時應與地線回路(lù)相靠近，不要在長距離内與信(xìn)号線并行。
    (3)總線驅(qū)動器應緊挨其欲驅動的總(zǒng)線。對于那些離開印制電路闆的引線，驅動器應緊挨着連接器。
    (4)數據總線的布線應每兩根信号(hào)線之間夾一根信号地線。最好(hǎo)是緊挨着最不重要的地(dì)址引線放置地回路，因爲後者常載(zǎi)有高頻電流。
(5)在印制闆布(bù)置高速(sù)、中(zhōng)速和低速邏輯電(diàn)路時，應按照圖9.41的方式排列器件。

  2. 接地(dì)設計
隻要布局許可，印制闆最好(hǎo)做成大平面接地方式，即印制闆的一面全部(bù)用銅箔做成接地平面，則另一面作爲信号布線。這樣做有許多好處(chù)：
    (1)大接地平面可以降低(dī)印制(zhì)電路的對地阻抗(kàng)，有效地抑制印制闆另一面信(xìn)号線(xiàn)之間的幹擾和(hé)噪聲。例如，由于平行(háng)導線之間的分布電容在導線接近接地平面時會變小，因此大接(jiē)地平面可使印制線之間(jiān)的串擾(rǎo)明顯削弱。
    (2)大接地平面起着電磁屏蔽和靜(jìng)電屏蔽的作用，可(kě)減少外界對電路的高頻輻射幹擾以及減(jiǎn)少電路對外界的高頻輻射幹擾。
(3)大接地平面還有良好散熱效(xiào)果，其大面積的銅(tóng)箔尤如金屬散熱(rè)片，迅速向外界(jiè)散發印制電路闆中的熱量。

 如果無法(fǎ)采用大接地平面，則應在印制(zhì)電路闆的周圍設計接(jiē)地總線，接地(dì)總線的(de)兩端接到系統的(de)公共接地點上。接地總線應盡可能地寬，其(qí)寬度至少應爲2.5mm。
    數字電路部分與(yǔ)模拟電路部分以及小信号電路和大功率電路應該分别并行饋電(diàn)。數字地與模拟地在内部不得相連，屏(píng)蔽地與電源地分别(bié)設置，去耦濾波電容應就近接地(dì)。
    3. 熱設計
    從有利于散熱的角(jiǎo)度出發，印制闆最好是直立安裝，闆與闆(pǎn)之間的距離一般不要(yào)小于2cm，而且元器件(jiàn)在印制闆上的排列方式應遵循(xún)一定的規則：
    (1)對于采用自由(yóu)對流(liú)空氣冷卻方式的設備，最好是将集成電路（或其他元器件）安縱長(zhǎng)方式排列，如圖9.42 (a)所示；對于采用(yòng)強(qiáng)制空氣冷卻（如用風扇冷卻）的設(shè)備，則應按橫長方式配置，如圖9.42 (b)所示(shì)。
    (2)同一塊印制闆上的元器件應(yīng)盡可能按其發(fā)熱量(liàng)大小及耐熱程度分區排列(liè)，發熱量小或(huò)耐熱性差的元器件（如小信号晶體管(guǎn)、小規模集成電路、電解電容器等(děng)）放在冷卻氣流的最上遊（入口處），發熱(rè)量大或耐熱性好的元器件（如功(gōng)率晶體管、大規模(mó)集(jí)成電路等）放在冷卻(què)氣流的最下遊（出口處(chù)）。
    (3)在水平方向上，大功率器件盡量靠近印制闆邊沿布置，以便縮短傳熱途徑；在垂直方向(xiàng)上，大功率(lǜ)器件盡量靠近印制闆上方布置，以(yǐ)便(biàn)減少這些器件工作時對其它元(yuán)器件溫度的影響。
(4)溫度敏感器件最好安置在溫度(dù)最(zuì)低的區域（如設備的底部），千萬不要(yào)将(jiāng)它放在發熱元器件的正上方，多個器件最好是在水平面上(shàng)交錯布局。
設備内印(yìn)制闆的散熱主要依靠空(kōng)氣流動，所以在設計時要研究空氣(qì)流動路徑，合理配置元器件或(huò)印制電路闆。空氣流動時總是趨向于阻力小(xiǎo)的地方流動，所以在印制電路闆上配置元器件時，要避(bì)免在某個(gè)區域留有較大的空域。如圖9.43 (a)所示的那樣，冷卻空氣大多從此空域中(zhōng)流走，而元器件密集區域很少有(yǒu)空氣流過，這樣散熱(rè)效果就大大降低(dī)。如果(guǒ)象圖9.43 (b)那樣在空域中加上一排(pái)器件，雖然裝配密度提高了，但由于冷卻空氣的通路阻抗均勻，使空氣(qì)流動也(yě)絕緣，從而使散熱效果(guǒ)改善。整機中多塊印制電路闆的配置也應注意同樣問題(tí)。
 
大量實(shí)踐經驗表(biǎo)明，采用合理的元器件(jiàn)排列(liè)方式，可以有效地降低印(yìn)制電路的溫升，從而使器件及設備的故障率明顯(xiǎn)下(xià)降。
    此外，在高可靠(kào)應用(yòng)場合，應該采(cǎi)用銅箔厚一些的(de)印制電路闆基(jī)材，這不僅可以增強印制闆的散熱能力，而且有利于降低印制導線(xiàn)的電(diàn)阻值，提高機械強度。如選用銅(tóng)箔厚度爲70μm的印制闆，相對于銅箔(bó)厚度爲35μm的印制闆，印制(zhì)導(dǎo)線的電阻值可降低(dī)1/2，散熱能力可增加一倍，而且在容易遭受劇烈的振(zhèn)動和沖擊(jī)的環境中，不容(róng)易出現斷(duàn)線之類的機械故障。
    〔實例〕集成電路在印制闆上的排列(liè)方式對其(qí)溫升的影(yǐng)響
圖9.44給出了大規模集成電路(lù)（LSI）和小規模集成電路（SSI）混合安裝情況下的兩種排列方式，LSI的功耗爲1.5W，SSI的功(gōng)耗爲0.3W。實測(cè)結果表明，圖9.44(a)所示方式使LSI的溫升達50℃，而(ér)圖9.44 (b)輻射導緻的LSI的溫升(shēng)爲40℃，顯然(rán)采納後面一種方式對(duì)降低LSI的失效率更爲有(yǒu)利。

   這個例子也說(shuō)明，應(yīng)該盡可能地使印制闆上元器(qì)件的(de)溫升趨于(yú)均勻，這有助于降低印制闆上的(de)器件的溫度峰值。 

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